반도체 직접회로 패키지에서, 실리콘 칩의 탑 표면은 양면 리드 프레임 영역에서 바로 붙게 된다. 여기서, 양면이란 베이스 층에 상위 접착층과 하위 접착층으로 되어 있음을 말한다. IC 패키지 구조는 탈 라미네이트 화와 같이 열-기계적 파손 모드로 나타나게 된다고 알려져 왔다. 이 파손 모드의 원인은 실리콘 칩 접착면의 잔류응력 과 냉간 숙성 공정 내에 리드 프레임으로 인해 일어난다. 숙성 공정 내 유도된 열응력은 실리콘 칩과 리드 프레임위에 냉간 잔류 응력에 영향을 가진다.
본 연구에서는 칩 표면 손상의 최소화를 위해서, 실리콘 칩 위에 접착 위상 최적화 방법들이 유한 요소 해석(Finite Element Analysis)을 통해 연구되었다

Abstract
 1. Introduction
 2. Theoretical consideration and adhesive configuration
 3. Simulation
  3.1 Finite element model of package
  3. 2 Thermal stress distributions on the silicon chip
 4. Conclusion
 Reference

• 이정익(Professor, Dept. of Mechanical Design() | 이 익 Author
• 고병갑(Professor, Dept. of Mechanical Engineering) | K. B. KAP