실리콘 기반의 반도체 산업은 Moore Rule에 따른 집적도 향상에 힘입어 눈부시게 발전해 왔다. 그러나, 최근 최소 선 폭 수준이 10nm에 다다르면서 공정의 난이도는 한계에 다다랐으며, 한계를 극복하기 위해서는 폭발적인 비용 투입만으로도 확신할 수 없기 때문에 선 폭 미세화 (Scaling Down)를 통한 집적도 향상은 더 이상 비용/성능 측면에 효율적이지 못하다. 이러한 상황으로 인해 반도체 업체들은 한계를 극복하기 위한 여러 가지 방법을 강구하고 있는 실정이다. 이러한 (개발 난이도 증가, 소형화, 경량화, 고집적화에 대한 고객 요구 증대) 한계를 해결하기 위하여, 크게 3가지 관점에서 지속적으로 연구가 이루어 지고 있다. 여기서는 현재 가장 활발한 연구가 이루어지고 있으며, 가장 대응이 용이한 PKG 신기술 개발에 대하여 다루고자 한다.

This article shows various factors that influence the thermal-cycling reliability of semiconductor devices utilizing the lead-on-chip (LOC) die attach technique. This work details how the modification of LOC package design as well as the back-grinding and dicing process of semiconductor wafers affect passivation reliability. This work shows that the design of an adhesion tape rather than a plastic package body can play a more important role in determining the passivation reliability. This is due to the fact that the thermal-expansion coefficient of the tape is larger than that of the plastic package body. Present tests also indicate that the ceramic fillers embedded in the plastic package body for mechanical strengthening are not helpful for the improvement of the passivation reliability. Even though the fillers can reduce the thermal-expansion of the plastic package body, microscopic examinations show that they can cause direct damage to the passivation layer. Furthermore, experimental results also illustrate that sawing-induced chipping resulting from the separation of a semiconductor wafer into individual devices might develop into passivation cracks during thermal-cycling. Thus, the proper design of the adhesion tape and the prevention of the sawing-induced chipping should be considered to enhance the passivation reliability in the semiconductor devices using the LOC die attach technique.