The electrical properties and surface morphology changes of a silicon wafer as a function of the HF concentration as the wafer is etched were studied. The HF concentrations were 28, 30, 32, 34, and 36 wt%. The surface morphology changes of the silicon wafer were measured by an SEM (80˚ tilted at ×200) and the resistivity was measured by assessing the surface resistance using a four-point probe method. The etching rate increased as the HF concentration increased. The maximum etching rate 27.31 μm/min was achieved at an HF concentration of 36 wt%. A concave wave formed on the wafer after the wet etching process. The size of the wave was largest and the resistivity reached 7.54 ohm·cm at an 30 wt% of HF concentration. At an HF concentration of 30 wt%, therefore, a silicon wafer should have good joining strength with a metal backing as well as good electrical properties.

In this study, the influence on the surface passivation properties of crystalline silicon according to silicon wafer thickness, and the correlation with a-Si:H/c-Si heterojunction solar cell performances were investigated. The wafers passivated by p(n)-doped a-Si:H layers show poor passivation properties because of the doping elements, such as boron(B) and phosphorous(P), which result in a low minority carrier lifetime (MCLT). A decrease in open circuit voltage (Voc) was observed when the wafer thickness was thinned from 170μm to 50μm. On the other hand, wafers incorporating intrinsic (i) a-Si:H as a passivation layer showed high quality passivation of a-Si:H/c-Si. The implied Voc of the ITO/p a-Si:H/i a-Si:H/n c-Si wafer/i a-Si:H/n a-Si:H/ITO stacked layers was 0.715 V for 50μm c-Si substrate, and 0.704 V for 170μm c-Si. The Voc in the heterojunction solar cells increased with decreases in the substrate thickness. The high quality passivation property on the c-Si led to an increasing of Voc in the thinner wafer. Short circuit current decreased as the substrate became thinner because of the low optical absorption for long wavelength light. In this paper, we show that high quality passivation of c-Si plays a role in heterojunction solar cells and is important in the development of thinner wafer technology.

The structure and morphology of epitaxial layer defects in epitaxial Si wafers produced by the Czochralski methodwere studied using focused ion beam (FIB) milling, scanning electron microscopy (SEM), and transmission electron microscopy(TEM). Epitaxial growth was carried out in a horizontal reactor at atmospheric pressure. The p-type Si wafers were loaded intothe reactor at about 800oC and heated to about 1150oC in H2. An epitaxial layer with a thickness of 4µm was grown at atemperature of 1080-1100oC. Octahedral void defects, the inner walls of which were covered with a 2-4nm-thick oxide, weresurrounded mainly by 111 planes. The formation of octahedral void defects was closely related to the agglomeration ofvacancies during the growth process. Cross-sectional TEM observation suggests that the carbon impurities might possibly berelated to the formation of oxide defects, considering that some kinds of carbon impurities remain on the Si surface duringoxidation. In addition, carbon and oxygen impurities might play a crucial role in the formation of void defects during growthof the epitaxial layer.

This paper investigates the dependence of a-Si:H/c-Si passivation and heterojunction solar cell performances on various cleaning processes of silicon wafers. It is observed that the passivation quality of a-Si:H thin-films on c-Si wafers depends highly on the initial H-termination properties of the wafer surface. The effective minority carrier lifetime (MCLT) of highly H-terminated wafer is beneficial for obtaining high quality passivation of a-Si:H/c-Si. The wafers passivated by p(n)-doped a-Si:H layers have low MCLT regardless of the initial H-termination quality. On the other hand, the MCLT of wafers incorporating intrinsic (i) a-Si:H as a passivation layer shows sensitive variation with initial cleaning and H-termination schemes. By applying the improved cleaning processes, we can obtain an MCLT of 100μsec after H-termination and above 600μsec after i a-Si:H thin film deposition. By adapting improved cleaning processes and by improving passivation and doped layers, we can fabricate a-Si:H/c-Si heterojunction solar cells with an active area conversion efficiency of 18.42%, which cells have an open circuit voltage of 0.670V, short circuit current of 37.31 mA/cm2 and fill factor of 0.7374. These cells show more than 20% pseudo efficiency measured by Suns-Voc with an elimination of series resistance.

Single-walled carbon nanotubes (SWNTs)를 320 ℃에서 90분 동안 가열하여 비정질 탄소를 제거하고 남아 있는 금속 촉매를 제거하기 위해 염산에 24시간 처리하였다. 정제된 SWNT 표면에 산화반응을 통해 카복실기를 도입하였으며, 가혹한 환경으로 인해 길이가 짧아진 SWNT를 얻었다. 세정된 실리콘 웨이퍼를 3-aminopropyldiisopropylethoxysilane (3-APDIPES)의 톨루엔 용액에 담가 표면에 3-APDIPES의 자기 조립 단층막을 형성시켰다. SWNT의 카복실기와 3-APDIPES의 아미노기 사이의 산-염기 반응을 통해 생성되는 이온 사이의 정전기적 인력을 이용하여 실리콘 웨이퍼 표면에 SWNT를 배열하였다. Atomic Force Microscopy (AFM) 분석을 통해 반응시간과 농도에 따른 효과를 확인하였고, Transmission Electron Microscopy (TEM)을 이용해 산 처리 시간에 따른 효과를 확인하였다.

Multi-walled carbon nanotube (MWNT)를 황산과 질산의 혼산(3:1)에 넣고 상온에서 ultrasonication 을 가해주어 MWNT의 표면에 산화반응을 통하여 카복실기를 도입하였다. 세정된 실리콘 웨이퍼를 3-aminopropylethoxysilane (3-APDIPES)의 톨루엔 용액에 담그어 실리콘 웨이퍼 표면에 3-APDIPES의 자기 조립 단층막을 형성하였다. 이 과정에서 실리콘 웨이퍼 표면에 형성된 3-APDIPES 자기 조립 단층막의 두께는 8 Å 이며, 이 단층막이 매우 견고하게 실리콘 웨이퍼 표면에 결합되어져 있음을 확인하였다. MWNT의 카복실기와 3-APDIPES의 아미노기 사이의 산-염기 반응을 통하여 생성되는 이온 사이의 정전기적 인력을 이용하여 실리콘 웨이퍼 표면에 MWNT를 배열하였다. 이 때 얻어지는 MWNT의 배향은 수직 배향이 아니라 수평 배향임을 atomic force microscopy (AFM)와 field emission-scanning electron microscopy (FE-SEM) 분석을 통하여 확인하였다.

실리사이드반웅을 이용하여 니켈모노실리사이드의 양측계면에 단결정실리콘을 적층시켜 전도성이 우수하며 식각특성이 달라 MEMS용 기판으로 채용이 가능한 SOS (Silicon-on-Silicide) 기판을 제작하였다. 실리콘 기판 전면에 Ni를 열증착법으로 1000Å두께로 성막하고, 실리콘 기판 경면과 맞블여 후 300~900˚C온도범위에서 15시간동안 실리사이드 처리하여 니켈모노실리사이드가 접합매체로 되는 기판쌍들을 완성하였다. 완성된 기판쌍들은 IR (infrared) 카메라를 이용하여 비파괴적으로 접합상태를 확인하고. 주사전자현미경 (scaning electron microscope)과 투과전자현미경 (tranmission electron microscope)을 이용하여 수직단면 미세구조를 확인하였다. Ni 실리사이드의 상변화가 일어나는 온도를 제외하고는 Si NiSi ∥Si 기판쌍은 기판전면에 52%이상 완전접합이 진행되었음을 확인하였고 생성 실리사이드의 두께에 따라 나타나는 명암부에 비추어 기판쌍 중앙부에 두꺼운 니켈노실리아드가 형성되었다고 판단되었다. 완성된 Si NiSi ∥ Si 기판쌍을 SBM 수직단면에 의괘 확인한 결과 접합이 완성된 기판중심부의 접합계면은 1000Å 두께의 NiSi가 균일하게 형성되었으며 배율 30,000배의 해상도에서 계면간 분리부분없이 완전한 접합이 진행되었음을 확인하였다. 반면 기판쌍 에지 (edge)부분에는 실리사이드가 헝성되지 않은 비접합상태가 발견되었다. 수직단면루과전자현미경 결과물에 근거하여 접합된 중심부에서는 피접합되는 실리콘의 경면과 니켈이 성막된 실리콘 경면 상부계면에 10-20Å의 비정질막이 발견되었으며, 산화막으로 추정되는 이 막이 접합률을 현저히 저하시키는 것을 확인하였다. 접합이 진행되지 않은 에지부는 이러한 산화막이 열처리 진행중 급격히 성장하여 피접합 실리콘층의 분리가 발생하였다. 따라서 Si NiSi ∥Si 기판쌍의 접합률을 향상시키기 위해서는 피접합 실리콘 계면과 Ni 상부층간의 비정질부를 적극적으로 제거하여야 함을 알 수 있었다.

반도체 소자의 고집적화에 따른 세정공정 수는 점점 증가하고 있는 추세에 있다 현재 사용되는 세정은 다량의 화학약품 및 초순수를 소비하며, 고온에서 행하여지고 있는 RCA세정을 근간으로 하고 있다. 세정공정수의 증가는 바로 화학약품의 사용량 증가를 초래하게 되며, 이에 따른 환경문제가 심각하게 대두되고 있는 실정에 이르렀다. 따라서 이러한 화학약품 및 초순수 사용을 절감하고, 저온에서 세정공정이 이뤄지는 기술이 향후 요구되어 지고 있다. 이번 연구는 이러한 관점에서 화학약품 및 초순수 사용량을 줄이며, 상온 공정이 이뤄지는 전리수를 이용하여 실리콘 웨이퍼 세정을 하였다. 제조된 전리수는 산화성 성질을 지닌 양극수와 환원성 성질인 음극수로 이루어지고, 각각 pH 및 ORP는 4.7/+1050mV, 9.8/-750mV를 30분 이상 유지하고 있었다 전리수의 양극수에 의한 금속제거 효과가 음극수의 효과보다 우수함을 확인할 수 있었으며, 다양한 입자제거 실험에도 불구하고, 동일한 분포도를 나타내고 있었다.

실온에서 직접 접합된 실리콘 기판의 접합강도를 향상기키기 위하여 기존의 고온 로내 열처리법을 대체할 수 있는 선형 열처리법을 개발하였다. 한 개의 열원과 타원형 반사경으로 구성된 선형 열처리법은 접합면의 간격이 열처리 온도의 증가와 더불어 감소하는 특성과 온도 증가와 더불어 접합면에 생성된는 기체상의 밀도가 증가하는 현상을 응용하여 접합면의 기체상을 밀도차이를 이용하여 기판 외부로 방출시키는 방법으로 SimidmidSi 기판쌍 및 SimidmidSiO2/Si 기판쌍의 직접 접합에 적용하여 보았다. IR camera와 HRTEM으로 직접 관찰한 접합면은 실온에서 접합면에 침투한 외부 불순물에 의한 비접합 영역을 제외하고는 자제 생성된 기체상에 의한 비접합 영역은 나타나지 않았고 매우 깨끗한 접합계면을 나타내었다. 접합된 기판쌍을 Crack opening법과 인장시험법을 적용하여 접합 강도를 측정하였다. 접합 강도는 열처리 온도의 증가와 더불어 점차로 증가하였고 두 측정방법 모두 동일한 경향성을 나타내었다.

n-InP(001)기판과 PECVD법으로 Si3N4(200nm)막이 성장된 InP 기판사이의 direct wafer bonding을 분석하였다. 두 기판을 접촉시켰을 때 이들 사이의 결합력에 크게 영향을 주는 표면 상태를 접촉각 측정과 AFM을 통해서 분석하였다. InP 기판은 50% 불산용액으로 에칭하였을 때 접촉각이 5˚, RMS roughness는 1.54Å이었다. Si3N4는 암모니아수 용액으로 에칭하였을 때 RMS roughness가 3.11Å이었다. Inp 기판과 Si3N4/InP를 각각 50% 불산 용액과 암모니아수 용액에 에칭한 후 접촉시켰을 때 상당한 크기의 초기 겹합력을 관찰할 수 있었다. 기계적으로 결합된 시편을 580˚C-680˚C, 1시간동안 수소 분위기와 질소분우기에서 열처리하였다. SAT(Scanning Acoustic Tomography)측정으로 두 기판 사이의 결합여부를 확인하였다. shear force로 측정한 InP 기판과 Si3N4/InP사이의 결합력은 Si3N4/InP 계면의 결합력만큼 증가되었다. TEM과 AES를 이용해서 di-rect water bonding 계면과 PECVD계면을 분석하였다.

Gate oxide의 특성은 세정공정에서 사용된 last세정용액에 큰 영향을 받는다. Standard RCA, HF-last, SCI-last, and HF-only 공정들은 gate oxidation하기 전 본 실험에서 행해진 세정공정들이다. 세정공정을 마친 Si기판들은 oxidation furnace에서 900˚C로 thermal oxidation공정을 거치게 된다. 100Å의 gate oxide를 성장시킨 후 lifetime detector, VPD, AAS, SIMS, TEM, 그리고 AFM고 같은 분석장비를 이용하여 oxide의 특성을 평가했다. HF-last와 HF-only 공정에 의해 금속 불순물들이 매우 효과적으로 제거됐음을 알 수 있었다. Oxide의 표면 및 계면 형상은AFM과 TEM 측정을 통하여 관찰하였다. 표면거칠기는 SCI 세정용액을 사용한 splits 실험에서 불균일함이 관찰되었고 HF-only세정공정을 거친 시편 및 계면이 가장 smooth했다.

직접 접합된 Si 기판들의 접합계면에 관하여 연구하였다. 경사 연마 및 결함묘사, 계면의 비등방성 식각, TEM 및 HR-TEM 등의 방법들을 이용하여 접합계면에 발생하는 계면결함과 과도영역, 여러형태의 void 들, 계면 산화막의 형성 및 안정화 과정등을 조사하였다. 또한 접합된 Si-Sio2계면과 일반적인 Si-Sio2계면의 형상등을 비교 검토하였다.